学位论文简介

多FPGA原型验证平台是当前大规模芯片验证的重要技术途径。随着系统规模与复杂度的持续增长，单片FPGA在逻辑资源与I/O带宽方面的限制已难以满足完整芯片验证需求，而多FPGA平台虽然具备高并行度与可扩展性，但在跨芯片通信延迟、链路复用及异构资源映射方面仍存在明显瓶颈。为进一步提升验证性能与设计效率，本文以多FPGA–ASIC混合原型验证平台为研究对象，围绕“结构—通信—物理”的全流程优化路径，提出了一套路径感知的一体化协同优化方法。主要研究内容与创新点包括：

1. 构建了路径感知的多级图划分方法，以寄存器到寄存器的组合逻辑锥构建路径可感知的电路图结构，提出“割边代价 + 关键路径割裂惩罚”的联合优化目标，并引入基于路径关键性与时序裕量的自适应边权策略，实现电路网表的平衡划分与关键路径跨界切割的有效抑制。实验结果表明，该方法显著减少关键路径被切割次数，从结构层面缓解后续通信与布局阶段的时序压力。

2. 提出了时序驱动的跨芯片路由与复用优化框架，构建平台图、链路容量与TDM时隙的一体化模型，引入NetGroup表达路径时序相关性，协同完成链路选路、I/O映射与TDM配置，以最小化最大链路复用度为核心目标输出可执行复用时序表。基于ICCAD2019多FPGA路由基准测试，方法有效降低了跨片瓶颈复用度并提升系统频率上限。

3. 提出了资源感知的异构FPGA布局优化方法，包括连接约束的LUT打包策略、关键/非关键路径差异化线长估计模型与信号驱动的密度建模机制；在模拟退火布局过程中引入增量代价评估与温度自适应策略，实现资源类型合法性与时序性能的协同优化。在EDA精英挑战赛数据集上验证结果表明，该方法在保持DSP、BRAM等硬约束的同时，有效压缩关键路径线长并缓解局部拥塞。

4. 提出了空间耦合驱动的3D ASIC布局优化方法，形成“缩放单元全局铺设—超图划分融合全局信息—terminal合法化与交替更新”的三维放置流程。在ICCAD 2022三维放置数据集上，该方法在保持可布线性与层均衡的同时，显著降低三维HPWL并优化层间端口分布。

主要学术成果

[1] Wu B, Xiao Z, Lin P, et al. Critical path awareness techniques for large-scale graph partitioning[J]. IEEE Transactions on Sustainable Computing, 2023, 8(3): 412-422. (SCI 3区, 第一作者)

[2] Wu B, Zhang Y, Xiao Z, et al. SRFL-DP: A Rapid and Efficient Solution for Single-Row Facility Layout Optimization[C]//2024 IEEE International Conference on High Performance Computing and Communications (HPCC). IEEE, 2024: 119-126. (CCF-C类, 第一作者)

[3] Lei Z, Liu C, Xiao Z, Wu B , et al. A Resource Reuse Strategy for Large-Scale Matrix Operations in HLS-Based FPGA Design (IEEE Transactions on Industrial Informatics accepted) (SCI 1区, 第四作者)